AlteraのFPGAを使う予定なので回路入力から論理合成までMax+plusIIでやりたいところだが、 Flex10Kを扱えるフリー版(baseline)は入力がVHDLまたはAHDLに限られる。自分は Verilogしか分からないので、Synopsys社の FPGA Expressで合成して、SilosでSIMを実施。 MAX+plusIIは焼くためだけに使う。（遅延付きのSIMはMax+plusIIでやる）
命令体系とアーキテクチャ命令体系やＣＰＵアーキテクチャはノウハウの固まりである。本来、どういうシステムにしたいかを考え、そこからアーキテクチャが決まるもの。しかし、今回の設計では、小さければいいという理由だけで汎用レジスタもAX,BXだけにした。こんなええかげんな設計でええのか？動けばいいというのははやり素人であり、うまく動くように工夫を始めると高い技術が必要。うごけばいいという当初の方針にすでに嫌気がさしている。
遅延の扱い高い性能を実現するには、ブロック間の遅延を見ながら回路構成を考える必要がある。バージョン１は、まず動くことを目標に、遅延は見ない。（うーんますます素人。情けない）